研究開発成果集(事業期間 平成18年度~平成20年度)
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9 5μmピッチ以下の貫通配線を使った 積層LSIデバイス実装技術 プロジェクト参画研究機関 国立大学法人東北大学、株式会社ザイキューブ 事業管理者 宮城県中小企業団体中央会 ■研究開発の背景・目的 近年のLSIでは、トランジスタでの遅延より配線での遅延の割合が大きくなり、特に機能ブロック間を接続する長距離配線での信号伝播遅延が大きな問題になってきている。また、同時に配線で消費される電力も大きくなり、入力電力に対して、従来のような性能向上が成り立たなくなってきている。これはLSIの規模が大きくなるほど顕著になり、深刻な問題である。この課題の解決手段のひとつとして、機能ブロックを3次元積層し、微細な貫通配線で接続する方法が考えられ、本研究ではこれを実現する微細ピッチの貫通配線を使ったLSIデバイス実装技術を作ることを目的とする。 ■研究成果の目標 ■研究の目標 種々の形態の三次元デバイス実装が実現できるようにするための、要素技術を開発し、完成度を検証する。5μmピッチ以下の貫通配線を使えば、チップ面積の増加の影響がほとんど無く、積層された回路ブロック間を多数の配線で直接接続できる。この実装技術を実現するため、以下の5つの要素技術(図1)を開発し完成度を検証する。 ①デバイス特性の劣化が無い、厚さ50μm以下の薄化技術 ②5μmピッチ以下の貫通配線形成技術 ③5μmピッチ以下のマイクロバンプ形成技術 ④半導体の信頼性基準を満足させるLSIチップの貼り合せ 技術 ⑤合わせ精度1μm以下の高精度合わせ技術 図1. 5つの要素技術 ■研究成果の概要 研究では、前記の5つの技術を開発し、最終的にこれらの技術を組み合わせてTEGデバイスを試作し、プロセスの整合性について検証した。結果の一部を以下に示す。 ① ウェーハ薄化技術 CMOSイメージセンサを使い、本研究で開発した薄化技術を適用し、50μmまで薄化しても画像の劣化が無いことを確認した。 図2. CMOSイメージセンサ断面(貫通配線部)と画像比較 ② マイクロバンプ接合の温度サイクル試験評価 5μmピッチマイクロバンプのDaisy ChainTEGを試作し-65°/+150°の温度ストレスサイクル試験を行い、バンプ接合及び貼り合せの信頼性評価を行った。この結果を図3に示す。 図3. マイクロバンプを使った積層チップの温度サイクルテスト 結果 ■研究成果の活用 貫通配線を使った最も単純な構造のデバイスは、イメージセンサCSP(チップサイズパッケージ)である(図4)。この技術は携帯

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